Verilog HDL语法请教

来源：学生作业帮编辑：作业帮分类：综合作业时间：2024/05/10 11:07:26

Verilog HDL语法请教
module adder(cout,sum,a,b); //module name,port list
output cout; //declation
output sum;
input a,b;
wire cout,sum; //上面已经声明了,为什么这里还要声明.
assign {cout,sum} = a + b;
endmodule

wire是指变量的类型,告诉你是线型变量.reg则是寄存器型.
简单地说,如果是用在assign语句中,则可以不用再声明变量类型,因为默认的就是wire型.
如果是用在always语句中,则一定要声明变量类型,且一定是reg型,否则会报错.
你可以试试.
多用就知道了.

verilog HDL verilog hdl 中的符号有关verilog HDL语言的 Verilog HDL错误Error (10110) 请解释下Verilog HDL程序 verilog HDL中这个错误是什么意思? Verilog HDL的一个程序是什么意思? verilog hdl 怎么解决这警告呢懂verilog HDL语言的来用Verilog HDL设计一个4位BCD码计数器 verilog HDL语言中===是什么意思 Verilog hdl 中always @(negedge clrn or posedge clk) 是什么意思?