Verilog设计 line 175 expecting ':',found ';'是什么错,

来源：学生作业帮编辑：作业帮分类：综合作业时间：2024/06/07 00:40:50

Verilog设计 line 175 expecting ':',found ';'是什么错,
3'b111:
if(opcode_4 ==SKZ && zero_4==1)
begin
{inc_pc_4,load_acc_4,load_pc_4,rd_4}

3'b111 后面缺了个begin 所以最后的那个end没法匹配到内容
换句话说,begin end所形成的配对关系已经打乱了你想得到的程序结构

line是什么用Verilog HDL设计一个4位BCD码计数器请帮我用Verilog设计一个计数器 Thin line interference found during tapping Copy commande line是什么 line cook是什么厨子? line aux 是什么命令? line是什么软件 T-LINE是什么接口? LINE 是什么接口 fashion line是什么品牌 connie line 是什么牌子