posedge

来源:学生作业帮助网 编辑:作业帮 时间:2024/05/26 03:52:17
Verilog hdl 中always @(negedge clrn or posedge clk) 是什么意思?

呵呵,clrn和clk都是你自己定义的信号.clk一般是时钟信号,clrn就不太容易猜了.这句话的意思是每当clrn信号的下降沿,或者clk的上升沿是,就开始执行always下的语句啦.给你举个例子.